扰码器原理和verilog实现
什么是扰码
扰码就是对原始的用户数据进行扰乱,得到随机化的用户数据。连续扰码两次就能得到原始数据,通常是发送电路在发送数据时先对数据进行随机扰乱,接收电路使用相同的扰乱算法就可以重新恢复出原始的数据。如图所示:
扰码器的优点和作用
扰码器产生伪随机的比特序列,它和输入的数据进行异或(相加模二),从而实现对输入串行数据的随机化,伪随机序列也是周期重复的,周期长度取决于反馈多项式中触发器的级数和所选择的多项式。接收电路本地有一个和发送电路相同的伪随机序列产生器,它产生的数据和接收数据进行异或,可以恢复出发送端原始的串行数据。
反馈多项式通常是f(x) = x^n x^(n-1) ... x^2 x 1结构,多项式含有x的几次方,在扰码器中就需要对第几个寄存器进行抽头然后异或(即相加模二)。
扰码器举例
通常情况下,扰码器都是串行扰码,即下面举出的例子,每周期进行单bit的扰码和更新。如果输入是串行的数据,那么则可以在扰码器之前加一个串并转换模块,如下图所示。
下面以乐鑫科技领跑者实习笔试题为例写一个扰码器,题目描述:用verilog写一段代码,实现如下的扰码功能,其中扰码生成器的初始种子X7~X1=7'b1010101,每拍输入,输出和扰码器更新一次。初始种子就是扰码器在一开始,从X7~X1寄存器锁存的数据初值。
输入的数据data_in是串行的单bit数据,每次输入都会被从扰码器第4个位置和第7个位置的数据异或,从数据的箭头我们可以看出,每次单bit输入的data_in都要进行如下计算:
data_in_new = data_in ^ (x4 ^ x7)
又因为移位寄存器每周期输入的数据是需要左移1bit的,所以我们可以将组成扰码器的移位寄存器结构,用“位拼接”的方式更新,代码如下:scramble_reg是一个7bit的寄存器
scramble_reg <= {scramble_reg[5:0],scramble_reg[3]^scramble_reg[6]};
低位的组成可以看图上的箭头知道,x1是由x4和x7相加得到的,相加对2取模,可以用异或操作实现。
代码
-
module scramble(
-
input clk ,
-
input rstn ,
-
input data_in , //输入单bit数据
-
input data_in_en , //输入数据有效位
-
input [6:0] ini_seed , //7bit 初始种子
-
input seed_en , //种子有效使能信号
-
-
output reg data_out //输出单bit数据
-
);
-
-
reg [6:0] scramble_reg; //扰码器为7bit的移位寄存器结构
-
always @(posedge clk)begin
-
if(!rstn)begin
-
scramble_reg <= 7'd0;
-
end
-
else if(seed_en)begin
-
scramble_reg <= ini_seed; //种子有效,读入初始种子
-
end
-
else if(data_in_en)begin //输入数据有效时,扰码器每周期更新
-
scramble_reg <= {scramble_reg[5:0],scramble_reg[3]^scramble_reg[6]};
-
end
-
end
-
-
always @(posedge clk)begin
-
if(!rstn)begin
-
data_out <= 1'd0;
-
end
-
else if(data_in_en)begin //输出数据是多项式抽头的值和data_in的异或
-
data_out <= (scramble_reg[3] ^ scramble_reg[6]) ^ data_in;
-
end
-
end
-
-
endmodule
testbench
-
module tb();
-
-
reg clk,rstn;
-
reg data_in,data_in_en,seed_en;
-
reg [6:0] ini_seed;
-
-
wire data_out;
-
-
initial begin
-
forever #5 clk = ~clk;
-
end
-
-
initial begin
-
rstn <= #1 1'b0;
-
clk <= #1 1'b0;
-
data_in <= #1 1'b0;
-
data_in_en <= #1 1'b0;
-
#15
-
rstn <= #1 1'b1;
-
data_in_en <= #1 1'b1;
-
repeat(10) #10 data_in <= $random%2;
-
#50 $finish();
-
end
-
-
initial begin //initial seed
-
#15
-
seed_en <= #1 1'b1;
-
ini_seed <= #1 7'b1010101;
-
end
-
-
scramble u_scramble(
-
.clk (clk ),
-
.rstn (rstn ),
-
.data_in (data_in ),
-
.data_in_en (data_in_en ),
-
.ini_seed (ini_seed ),
-
.seed_en (seed_en ),
-
-
.data_out (data_out )
-
);
-
-
initial begin
-
$fsdbDumpfile("scramble.fsdb");
-
$fsdbDumpvars(0);
-
end
-
-
endmodule
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